Краткое содержание

Я воспроизвожу определенную архитектуру сети, которая очень скупо описывается. Одна часть этой архитектуры представлена на изображении, где выход 1x1024 или 1024x1 от трансформера должен быть объединен с выходом MLP для получения вектора 1x55 или 55x1, порядок измерений не имеет значения. Таким образом, шаг матричного умножения должен включать либо умножение (55 x k) и (k x 1), либо (1 x k) и (k x 55) матриц. Вход в MLP – это матрица (55 x 32), сглаженная до вектора (1760 x 1). Для контекста, этот вход кодирует информацию об элементах игры, насчитывающей примерно 55 элементов. h содержит информацию о текущем состоянии игры и мы хотим получить политику выбора элемента. Ограничения матричного умножения означают, что мне нужно выполнить какой-то вид увеличения или уменьшения размерности либо элементов h, либо выхода MLP. Однако я не уверен, что лучше всего в данном случае, так как у меня мало опыта в создании нейро